搞模擬ASIC的人大概都有過這種體驗流片回來板子焊好上電測第一個關(guān)鍵信號結(jié)果波形跟仿真對不上。不是偏差幾個毫伏的問題而是整個工作點都飄了找半天原因最后發(fā)現(xiàn)是版圖匹配沒做好或者是封裝引腳選錯了。這條從設(shè)計到硅片的漫漫長路每一步都在考驗?zāi)銓毠?jié)的把握。前面兩部分聊了模擬ASIC的選型思路和電路設(shè)計基礎(chǔ)這一篇我把視角拉到更靠后的環(huán)節(jié)——從版圖、電源分配到測試、量產(chǎn)再到封裝選型聊聊那些仿真軟件不會告訴你、但實實在在決定項目成敗的事情。內(nèi)容主要面向正在做模擬或數(shù)?；旌螦SIC項目的工程師也適合準備從數(shù)字IC轉(zhuǎn)向模擬定制化的團隊。你會看到很多經(jīng)驗性的判斷標(biāo)準它們不像公式那樣精確但往往比仿真結(jié)果更接近真實情況。1. 前仿全過、實測翻車模擬ASIC從仿真到硅片的落差到底在哪先聊一個很多人都經(jīng)歷過的場景前仿真所有指標(biāo)都滿足規(guī)格書要求后仿真加了寄生也過得去結(jié)果芯片回來一測功耗偏高、基準電壓偏了、動態(tài)范圍不夠。這不一定是設(shè)計能力問題更多時候是仿真方法的完整性有缺陷。1.1 工藝角與蒙特卡洛的交叉覆蓋數(shù)字IC跑工藝角是常規(guī)操作但模擬ASIC需要的不僅是TT、SS、FF三個角還要關(guān)注“失配”這個維度。MOS管的閾值電壓Vth、氧化層厚度、擴散區(qū)濃度在晶圓內(nèi)不同位置都有隨機偏差。這種偏差對數(shù)字電路影響不大對模擬電路卻是致命的——差分對失調(diào)、電流鏡失配、基準電壓漂移全拜它所賜。我的習(xí)慣是至少跑五組仿真工藝角TT/SS/FF加上SSG、FFG這類帶電阻電容偏移的混合角溫度從-40℃到125℃每25℃一個點電源電壓在標(biāo)稱值上下各留10%余量配合蒙特卡洛打200到500次看關(guān)鍵指標(biāo)的分布針對電流鏡和差分對這種強匹配結(jié)構(gòu)單獨跑“局部失配”仿真。很多人只跑TT角加蒙特卡洛或者只跑工藝角不加失配結(jié)果就是流片后offset比預(yù)期大了兩三倍。蒙特卡洛跑500次能從根上看出你設(shè)計良率的瓶頸在哪別嫌慢這里的時間花得值。1.2 寄生提取的顆粒度決定后仿真的可信度前仿真用的是理想連線后仿真需要引入版圖的寄生電阻和電容。很多項目這里會犯一個錯誤只提取了金屬連線的寄生漏了通孔、接觸孔電阻也沒提取襯底耦合電容。在低頻電路里這些影響不大但只要你芯片上有一路信號在1MHz以上或者有數(shù)字模塊在翻轉(zhuǎn)襯底耦合就會成為噪聲的來源。正確的做法是用版圖工具做RC提取最好帶襯底網(wǎng)絡(luò)substrate network然后反標(biāo)回Schematic做后仿真。如果工具支持電磁仿真比如對電感、傳輸線這類高頻結(jié)構(gòu)那部分特殊走線要單獨提不要混在普通的RC提取里。后仿真結(jié)果跟前仿真差距如果超過20%先別慌看看是哪個模塊貢獻了大部分寄生。通常問題集中在驅(qū)動大負載的輸出級、高頻路徑和參考電壓布線。把寄生電阻壓下來比在后仿真里來回調(diào)電路參數(shù)要有效得多。1.3 仿真模型的“理想化陷阱”還有一類落差來源是模型層面的代工廠提供的SPICE模型是基于典型工藝校準的但對邊緣工藝條件的擬合并不完美。壓控振蕩器這類對工藝敏感的模塊實際頻率可能偏離仿真預(yù)期10%這在模擬世界里不算小數(shù)目。應(yīng)對辦法是給關(guān)鍵指標(biāo)留設(shè)計余量比如振蕩器頻率設(shè)計在規(guī)格中值偏上一點給工藝偏差留出下探空間。另一個辦法是加修調(diào)網(wǎng)絡(luò)后面我會詳細講這是量產(chǎn)階段救命的機制。2. 決定精度上限的版圖細節(jié)匹配藝術(shù)和那些看不見的應(yīng)力版圖對模擬ASIC的意義怎么強調(diào)都不過分。同樣一個差分對layout不同實測失調(diào)可以差一個數(shù)量級。這部分內(nèi)容不存在于教科書的前瞻里但每家芯片公司都有自己的版圖經(jīng)驗庫。2.1 匹配結(jié)構(gòu)的黃金法則共質(zhì)心虛擬器件電流鏡和差分對的匹配核心是讓兩個器件看到的工藝梯度、熱梯度、氧化層應(yīng)力盡可能一致。共質(zhì)心布局Common Centroid是標(biāo)準答案比如交叉耦合的“ABBA”結(jié)構(gòu)讓一對MOS管在二維空間里中心對稱。這樣x方向上的線性工藝梯度、y方向上的梯度都被平均掉了。光共質(zhì)心還不夠邊緣效應(yīng)要注意。有源區(qū)邊緣的刻蝕速率、氧化層厚度和中間區(qū)域不一樣器件放在版圖邊緣電學(xué)特性和中間器件有明顯差異。解決辦法是加虛擬器件Dummy圍繞匹配器件外圍放一圈相同尺寸但不參與工作的器件。電阻匹配也一樣電阻排兩端各加虛擬電阻讓所有有效電阻的刻蝕環(huán)境一致。電阻匹配還有一個容易被忽略的點電流方向。同樣的方塊電阻走不同方向電流因為晶圓表面晶向不同電阻率會有細微差別。匹配電阻組里所有電阻的電流方向要一致不能一半橫著、一半豎著。2.2 襯底隔離與噪聲耦合看不見的串?dāng)_數(shù)?；旌闲酒飻?shù)字翻轉(zhuǎn)通過襯底耦合到模擬電路的問題比很多工程師想象中嚴重。數(shù)字區(qū)的電源和地噪聲通過襯底注入模擬區(qū)輕則降低信噪比重則引起振蕩。版圖層面有三個手段模擬區(qū)和數(shù)字區(qū)之間加雙環(huán)Guard RingN阱環(huán)加P襯底環(huán)分別接電源和地敏感模擬電路盡量遠離數(shù)字區(qū)有空間就拉開距離深N阱Deep N-well隔離把模擬電路包在隔離阱里阻斷襯底噪聲路徑。這三個手段不是三選一而是能疊加就疊加。尤其是有電感或者高增益放大器的設(shè)計襯底隔離做不好后仿真指標(biāo)再漂亮都是白搭。2.3 金屬密度與應(yīng)力來自工藝層面的隱性影響光刻和化學(xué)機械拋光要求整個芯片的金屬密度盡量均勻否則會帶來局部刻蝕速率差異、介電層厚度偏差。這些工藝效應(yīng)會改變金屬線的電阻電容更直接影響關(guān)鍵器件的應(yīng)力分布改變MOS管的遷移率進而影響匹配精度。自動布線工具不會幫你考慮這些。模擬版圖必須在關(guān)鍵器件區(qū)域手動放置足夠密度的金屬填充塊Metal Fill同時保證這些填充塊不參與信號處理避免引入耦合電容。我曾經(jīng)遇到過一個項目bandgap輸出電壓在溫度掃描下非線性漂移排查到最后就是因為基準附近缺金屬填充應(yīng)力分布不均導(dǎo)致的。3. 電源與地的博弈模擬ASIC噪聲控制的幾個關(guān)鍵抉擇電源分配網(wǎng)絡(luò)的設(shè)計幾乎是模擬ASIC實測表現(xiàn)和仿真表現(xiàn)差異最大的領(lǐng)域。仿真里干凈的理想電壓源到真實芯片里就變成帶了紋波、帶了地彈的“臟電源”。3.1 電源域劃分模擬、數(shù)字、I/O一個都不能混一顆芯片內(nèi)部通常有三個電源域模擬電源AVDD、數(shù)字電源DVDD、I/O電源IOVDD。三個域的地可以共用一個襯底地但物理上要嚴格分開走線在某個單點匯合。怎么理解這個單點匯合想象一個水池模擬和數(shù)字的電流像兩股水流如果它們在水池的不同位置分別攪動整個水池都會波動。單點匯合的意思是讓兩股水流先通過各自的管道流到同一個樞紐再混合這樣干擾面就縮小到那一個點。實際做法常在焊盤或芯片外圍的電源環(huán)上做一個星形連接模擬地環(huán)路和數(shù)字地環(huán)路只在電源焊盤位置短接。3.2 片內(nèi)電源去耦到底該放多大的電容數(shù)字電路片內(nèi)去耦是越大越好但模擬ASIC不能這么干。片上電容用什么類型會影響線性度和溫度系數(shù)。MIM電容金屬-絕緣層-金屬精度好但單位面積容值有限MOS電容單位面積容值大C-V特性非線性而且會隨電壓變化。對模擬模塊我的經(jīng)驗原則是電源到地的去耦電容用MIM或MOM電容不要用MOS電容。為了讓噪聲不闖進信號通路去耦電容要直接接在敏感模塊的電源引腳附近走線要短最好電源線和電容之間不要穿插其他信號線。片上去耦電容的面積往往受到限制。真實世界里你還是需要外部去耦電容的配合。片內(nèi)放的大概是總?cè)ヱ钚枨蟮?%到10%左右剩下的靠封裝和PCB。設(shè)計時提前算好需要多少片內(nèi)電容給版圖預(yù)留足夠面積別等后端再做那時候已經(jīng)晚了。3.3 PSRR的故事怎么理解電源抑制比在硅片上的表現(xiàn)PSRRPower Supply Rejection Ratio衡量的是電源紋波對輸出的影響。高精度模擬芯片要求PSRR在幾十dB以上但在真實硅片上PSRR會隨著頻率升高而惡化。尤其到了MHz級電源網(wǎng)絡(luò)上的寄生電感會和去耦電容形成諧振把電源噪聲放大。設(shè)計中常在高帶寬模塊前加一個RC低通濾波供電R選幾百歐姆C選幾十皮法片內(nèi)實現(xiàn)。但這個RC濾波會用掉電壓余量對低壓設(shè)計的頭戴式耳機芯片來說就是奢侈。另一種辦法是內(nèi)部LDO把外部電源先穩(wěn)壓再給模擬核心供電LDO本身的PSRR是兜底保障。需要注意LDO的環(huán)路穩(wěn)定性和瞬態(tài)響應(yīng)它本身不穩(wěn)定的話等于給模擬電路接了一個振蕩器。4. 實驗臺跑通不算完測試與量產(chǎn)引入的模擬信號真實挑戰(zhàn)實驗室里芯片功能正常不等于產(chǎn)品能順利量產(chǎn)。模擬ASIC的測試和量產(chǎn)環(huán)節(jié)有很多設(shè)計工程師容易忽視的坑。4.1 可測性設(shè)計從設(shè)計第一天就想清楚模擬電路沒有完整的掃描鏈可測性靠的是設(shè)計者主動加“測試口”。比較常見的做法是內(nèi)部關(guān)鍵節(jié)點接緩沖器通過專用測試引腳輸出方便獨立驗證每個子模塊用模擬MUX把多路測試點切換到同一個引腳節(jié)省測試腳但MUX本身的導(dǎo)通電阻和漏電會讓測量結(jié)果打折扣需要用開爾文接法或帶sense線的測試結(jié)構(gòu)來消除這個影響處于反饋環(huán)路里的模塊單獨把環(huán)路斷開點引出方便做開環(huán)測試。很多團隊是先出芯片再想測試方案結(jié)果引腳不夠只能放棄關(guān)鍵測試項。等量產(chǎn)出了良率問題連排查的手段都沒有那才是真正的困局。4.2 修調(diào)Trim是做模擬ASIC繞不開的一關(guān)工藝偏差導(dǎo)致模擬指標(biāo)的絕對精度很難一次到位。Bandgap電壓、振蕩器頻率、基準電流這些模塊幾乎都需要修調(diào)。修調(diào)方式目前主流有三種修調(diào)方式原理優(yōu)點缺點熔絲修調(diào)Poly fuse大電流燒斷熔絲改變連接穩(wěn)定抗篡改需要專用焊盤和高壓電流源OTP一次性可編程電荷存儲改變邏輯狀態(tài)工藝流程成熟面積小需要EEPROM或Flash工藝支持金屬選項Metal Option改版時切換金屬層連接最可靠不能修調(diào)硅片只能改版再流片項目進度緊時最穩(wěn)妥的是熔絲加OTP雙方案。測試階段先用OTP快速掃描每一顆片的修調(diào)碼確定最優(yōu)值后再用激光或電熔絲寫入避免反復(fù)編程磨損OTP單元。但注意熔絲修調(diào)需要在CP測試時就完成封裝之后再燒熔絲可能會因為引線電阻、寄生電感而燒不干凈。4.3 溫度測試與分檔Binning實驗室不會告訴你的真實情況模擬芯片的性能隨溫度變化非常大一個25℃時符合規(guī)格的芯片到85℃可能就超差了。量產(chǎn)測試必須在多個溫度點做分選常見的是三溫測試低溫、常溫、高溫。分檔的意思是把性能最好的批次挑出來定高價稍微差一點降規(guī)格賣。這要求設(shè)計者在開發(fā)階段就知道芯片性能隨溫度的分布范圍知道分檔閾值大概卡在哪里。提前在產(chǎn)品定義階段和銷售對齊規(guī)格分級否則后期為合格率發(fā)愁的時候再改分檔策略商業(yè)上會很被動。4.4 ESD與閂鎖測試臺架上的隱形殺手很多項目死在ESD測試上不是設(shè)計不好是芯片的ESD防護結(jié)構(gòu)和實際測試場景不匹配。模擬芯片的引腳經(jīng)常直接接gates比如運算放大器輸入這些引腳對ESD特別敏感防護結(jié)構(gòu)既要鉗位電壓又要盡量小漏電否則會拖累輸入偏置電流和噪聲指標(biāo)。閂鎖測試Latch-up同樣關(guān)鍵。測試時給任意腳灌正向過壓或反向過流芯片不能進入自鎖狀態(tài)。版圖階段的Guard Ring密度直接決定閂鎖免疫能力尤其要警惕CMOS結(jié)構(gòu)里的寄生PNPN路徑。數(shù)字I/O多、驅(qū)動大的芯片IO區(qū)域和內(nèi)部模擬區(qū)域之間的隔離必須做扎實。5. 封裝不只是外殼寄生參數(shù)與引腳分配如何吃掉性能封裝對模擬芯片的影響遠不止散熱和機械保護那么簡單。鍵合線、引腳框架、模封材料這些結(jié)構(gòu)帶來的寄生參數(shù)會直接改變模擬電路的頻率響應(yīng)、電源穩(wěn)定性和噪聲耦合。5.1 鍵合線電感高頻場景的頭號敵人一根典型的鍵合線長度1到3毫米電感大約1nH每毫米。在100MHz以下的低頻應(yīng)用中這個電感對模擬信號的影響可以忽略但一旦信號頻率到幾百MHz感抗就不可小覷。LDO的環(huán)路增益、高速比較器的響應(yīng)速度、VCO的相位噪聲都可能被鍵合線電感拖垮。如果你的芯片有射頻或高速模擬功能優(yōu)先考慮倒裝Flip Chip封裝把硅片直接翻過來焊在基板上寄生電感可以降到0.1nH量級。倒裝封裝的成本更高但性能和可靠性換不來這個錢不能省。5.2 引腳分配從PCB層面反推封裝圖模擬芯片的引腳分配要遵從幾個原則敏感模擬輸入引腳放在芯片一角遠離數(shù)字I/O引腳和電源開關(guān)腳模擬電源和數(shù)字電源引腳交錯放置靠鍵合線和封裝基板自然隔離高速切換的引腳之間至少隔一個地引腳利用地引腳形成屏蔽差分信號引腳盡量相鄰且等長減少天線的非對稱效應(yīng)。很多封裝圖是封裝工程師給的默認方案不會針對你的應(yīng)用優(yōu)化。流片前務(wù)必自己重新檢查一遍引腳順序拿PCB布局的建議提前對接。反正我遇到過不止一次封裝工程師說“所有引腳都一樣”的時候其實沒有考慮模擬芯片對鄰腳串?dāng)_極其敏感這個事實。5.3 熱阻與功耗模擬性能的溫度背板模擬芯片很多性能是溫度敏感型的熱阻直接決定芯片內(nèi)部結(jié)溫而結(jié)溫決定偏移電壓和增益誤差。小封裝散熱差比如QFN的Theta JA大概在20到40℃/W量級BGA視銅皮面積而定能做到個位數(shù)。設(shè)計階段就要做熱仿真而不是等封裝定了再看熱性能。芯片功耗、封裝熱阻、PCB散熱銅皮面積三者聯(lián)動。到測試階段發(fā)現(xiàn)某一項指標(biāo)高溫超標(biāo)先從散熱角度找原因往往比重新改電路更快。6. 三個踩坑復(fù)盤寫在經(jīng)驗筆記里的模擬ASIC教訓(xùn)最后分享幾個我從真實項目中總結(jié)的教訓(xùn)。它們單獨看都不算復(fù)雜但每個都讓我付出了額外的流片周期和測試時間。6.1 Bandgap突然振蕩環(huán)路穩(wěn)定性被工藝角吃掉第一次做bandgap參考時前仿真在所有工藝角和溫度范圍內(nèi)都穩(wěn)定。流片回來后常溫下工作正常但高低溫切換時輸出出現(xiàn)了一個1MHz左右的振蕩。排查了很久最后發(fā)現(xiàn)是運放的第二極點在不同工藝角下移動到了單位增益帶寬以內(nèi)相位裕度從設(shè)計值60°掉到了接近10°。教訓(xùn)是頻率補償不能只看典型角必須在SS和FF角都留足相位裕度而且要跑溫度掃描因為極點的位置隨溫度和偏置電流變化。后來我習(xí)慣把相位裕度目標(biāo)定在所有角度下大于60°犧牲一點帶寬換穩(wěn)定值。6.2 差分級失調(diào)超預(yù)期問題出在“不起眼”的應(yīng)力上一個12位ADC的前端采樣保持電路后仿真失調(diào)電壓只有0.2mV實測卻到了1.5mV直接吃掉了一個規(guī)格檔位。重新分析版圖發(fā)現(xiàn)差分輸入對管雖然做了共質(zhì)心但附近剛好有幾根承載大電流的電源線金屬電遷移效應(yīng)產(chǎn)生的局部機械應(yīng)力作用在MOS管溝道上兩個管的遷移率出現(xiàn)了系統(tǒng)性差異。后來把電源線遠離匹配器件同時增加了Dummy管圍繞重新流片后失調(diào)降到了0.3mV以內(nèi)。這個案例提醒我匹配不僅是幾何對稱還要考慮周圍環(huán)境金屬走線、應(yīng)力源、熱源對器件的一致影響。6.3 數(shù)模共存的電源域沖突數(shù)字噪聲讓模擬性能打了七折一個Sigma-Delta ADC和數(shù)字濾波邏輯集成在單芯片上仿真階段信噪比做到90dB實測只有82dB。最初懷疑是基準噪聲大后來在測試板上用示波器探到片內(nèi)數(shù)字內(nèi)核切換瞬間模擬電源上有幾十毫伏的毛刺。最后把內(nèi)部的數(shù)字模塊加了獨立的電源域用片上LDO單獨給模擬部分供電數(shù)字電源和模擬電源之間用深N阱做隔離同時模擬敏感模塊周圍加滿了Guard Ring。解決了電之后實測信噪比回到89dB。這個項目讓我徹底理解了數(shù)?；旌闲酒碾娫从騽澐直仨氃诩軜?gòu)階段就定好不能等版圖階段再補救。整體看模擬ASIC的每一個環(huán)節(jié)——設(shè)計、版圖、封裝、測試——都是環(huán)環(huán)相扣的。仿真工具能幫你縮小風(fēng)險但替代不了對硅片物理本質(zhì)的理解。真正可靠的模擬設(shè)計靠的是多跑幾個工藝角、多審幾遍版圖、多留幾路測試點以及在評審會上多問幾回“如果這里出問題怎么辦”。平時多積累經(jīng)驗流片時才能少一點“早知道”。