戰(zhàn)：從靜態(tài)指標(biāo)到時鐘抖動)
簡介這份PPT圍繞ADC與PLL兩大主題面向集成電路、嵌入式、通信方向的初學(xué)者與工程師系統(tǒng)梳理從模擬信號采集到時鐘同步的核心知識。內(nèi)容先介紹ADC在生物醫(yī)療、可穿戴、通信、汽車電子等領(lǐng)域的典型應(yīng)用再逐一講解增益誤差、失調(diào)誤差、DNL、INL等靜態(tài)指標(biāo)以及SNR、SNDR、THD、SFDR、ENOB等動態(tài)指標(biāo)隨后按Flash、Pipeline、SAR、Delta-Sigma主流架構(gòu)分析工作原理、關(guān)鍵電路與適用場景并結(jié)合結(jié)構(gòu)框圖、頻譜圖說明每種架構(gòu)的優(yōu)勢與局限。PLL部分說明鎖相、頻率同步與時鐘恢復(fù)功能介紹相位檢測器、低通濾波器和壓控振蕩器等組成以及鎖相時間、相位噪聲等指標(biāo)重點(diǎn)說明PLL如何為ADC提供高質(zhì)量采樣時鐘以提升轉(zhuǎn)換精度。文件包內(nèi)為1個pptx文件大小約8.22MB頁面包含大量圖示與工作流程適合邊看邊理解可作為課程學(xué)習(xí)或項(xiàng)目調(diào)研的入門參考。已有259人瀏覽學(xué)習(xí)。1. ADC與PLL基礎(chǔ)一份講透選型邏輯的PPT值不值得拆很多工程師選ADC時只盯有效位數(shù)卻不知道動態(tài)范圍、DNL、INL、時鐘抖動這些指標(biāo)才是系統(tǒng)能不能落地的關(guān)鍵。這份《ADC與PLL基礎(chǔ).pptx》沒有停留在晶體管級原理而是把ADC從應(yīng)用背景、性能指標(biāo)到四大架構(gòu)的邊界條件講了一遍順帶把PLL與采樣時鐘的聯(lián)動關(guān)系理清了。適合剛?cè)腴T信號鏈的硬件工程師也適合準(zhǔn)備方案評審、想快速建立選型框架的從業(yè)者。我拆完后的結(jié)論是這份PPT的看點(diǎn)在兩處——靜態(tài)指標(biāo)那張?zhí)匦郧€圖和四種ADC架構(gòu)的對比邏輯看懂這兩塊再去讀芯片手冊會比以前順很多。2. 先把靜態(tài)指標(biāo)吃透失調(diào)、增益、DNL與INL決定動態(tài)范圍2.1 失調(diào)誤差與增益誤差量化曲線平移和斜率偏差如何吃掉動態(tài)范圍PPT里那張?zhí)匦郧€圖把失調(diào)誤差和增益誤差畫得很直觀。失調(diào)誤差指的是實(shí)際量化曲線的第一個轉(zhuǎn)換電平偏離理想特性曲線的量圖里標(biāo)的是1.5LSB。別小看這1.5個LSB——它意味著所有量化臺階整體平移輸入信號在靠近滿量程的那一端還沒到理想轉(zhuǎn)換點(diǎn)就提前飽和了動態(tài)范圍被硬生生削掉一塊。增益誤差則是實(shí)際量化曲線的斜率相對理想斜率偏了0.8LSB體現(xiàn)為滿量程輸入時輸出碼到不了全1同樣把可用的動態(tài)范圍壓縮。在系統(tǒng)里的表現(xiàn)失調(diào)誤差最常見于單端信號鏈和傳感器前置放大。失調(diào)直接疊加在輸入直流電平上如果后面沒有校準(zhǔn)ADC采出來的直流分量就是偏的增益誤差則會讓滿量程標(biāo)定對不上實(shí)際FSR比理想FSR短一截。工程上處理方式通常是兩點(diǎn)校準(zhǔn)先用接近零端的參考電壓采一個點(diǎn)再用接近滿量程的參考電壓采第二個點(diǎn)算出斜率和截距然后在數(shù)字域做補(bǔ)償。這套邏輯在PPT里沒展開但你能從那張圖上直接推出來。這里要強(qiáng)調(diào)一個容易忽略的細(xì)節(jié)失調(diào)和增益誤差的校準(zhǔn)順序先校失調(diào)再校增益。原因是增益校準(zhǔn)時需要以零點(diǎn)為基準(zhǔn)如果失調(diào)沒消掉滿量程那個點(diǎn)本身就帶了偏差兩步校準(zhǔn)會互相污染。實(shí)際做標(biāo)定時先短路輸入端或者接已知共模電壓把失調(diào)寄存器的值調(diào)到輸出碼為0或中值碼然后再加標(biāo)準(zhǔn)滿量程信號調(diào)增益寄存器。我在現(xiàn)場調(diào)試時見過太多人順序反了結(jié)果兩個寄存器反復(fù)來回調(diào)整整折騰一下午。2.2 DNL與INL從碼寬偏差到漏碼、諧波和成品率DNL和INL是靜態(tài)指標(biāo)里最容易混淆的一對。DNL看的是單個數(shù)字碼的實(shí)際轉(zhuǎn)換寬度與理想臺階之間的差單位是LSBPPT里強(qiáng)調(diào)了DNL誤差小于±1LSB時可以保證無漏碼。所謂漏碼就是輸入電壓連續(xù)變化時對應(yīng)的數(shù)字輸出直接跳過某個碼。DNL為負(fù)且小于-1LSB時這個碼寬度為負(fù)物理上就表現(xiàn)為漏碼。漏碼對控制環(huán)路和測量系統(tǒng)是致命的——一個跳變的輸出碼會讓閉環(huán)系統(tǒng)誤判方向比如電機(jī)位置反饋里突然少了一個碼速度環(huán)就會抖一下。INL則是實(shí)際特性曲線相對理想特性曲線在水平方向的最大差值可以理解成所有DNL的累積結(jié)果。它反映的是整體轉(zhuǎn)換電平的偏離這個偏離一旦有規(guī)律就會在頻譜上變成諧波。讀這份PPT時我建議把這句話記下來DNL決定噪底INL決定諧波。后面排查動態(tài)指標(biāo)時非常有用。具體來說如果INL曲線像一條拋物線二次諧波會比較突出如果INL曲線呈現(xiàn)階梯狀突變高次諧波和雜散都會變大。反過來DNL如果呈現(xiàn)出隨機(jī)的小幅抖動它在頻譜上表現(xiàn)為噪底抬升不會產(chǎn)生明顯的單根譜線。靜態(tài)指標(biāo)拿到手之后怎么判斷能不能用我的習(xí)慣是先看DNL是否在±1LSB以內(nèi)這一步保證不漏碼再看INL的絕對值對于12位ADCINL最好不超過±2LSB否則高頻輸入下諧波會很可觀。PPT里那張失調(diào)誤差圖標(biāo)注了1.5LSB還標(biāo)了增益誤差0.8LSB其實(shí)已經(jīng)暗示了一個工程判斷這兩項(xiàng)指標(biāo)如果加起來超過1個LSB就必須在校準(zhǔn)鏈路里解決不能指望芯片自己扛。2.3 把靜態(tài)指標(biāo)換算成系統(tǒng)預(yù)算手算三步法讀靜態(tài)指標(biāo)不能只停留在概念理解要能換算成系統(tǒng)預(yù)算。我一般用三步手算簡單到拿手機(jī)計(jì)算器就能完成。第一步算LSB的物理電壓。公式是LSB Vref / 2^N。比如參考電壓2.5V、12位ADCLSB約等于0.61mV。這個值決定了你對失調(diào)和增益誤差的容忍度因?yàn)樗徐o態(tài)指標(biāo)最終都要折算成電壓或碼值。第二步把失調(diào)誤差折算成動態(tài)范圍損失。假設(shè)失調(diào)1.5LSB那就是約0.92mV。對滿量程2.5V來說可用范圍從0到2.499V損失比例約為0.037%換算成dB約0.003dB。單看這個數(shù)不大但如果失調(diào)是5LSB甚至10LSB損失就上升到0.2~0.5dB在高精度測量里已經(jīng)不能忽略。第三步把增益誤差折算成滿量程碼值偏差。12位滿碼是4095增益誤差0.8LSB相當(dāng)于輸出到不了4095最大只到4094.2左右滿量程精度損失約0.02%。對大多數(shù)工業(yè)應(yīng)用來說可接受但如果后面接的是精密稱重或者科研儀器0.02%的增益偏差直接變成測量誤差。靜態(tài)指標(biāo)典型單位判斷標(biāo)準(zhǔn)常見校準(zhǔn)對策失調(diào)誤差LSB越小越好通常要求1LSB數(shù)字域減直流偏置增益誤差LSB或%FSR通常要求1LSB兩點(diǎn)校準(zhǔn)數(shù)字乘系數(shù)DNLLSB±1LSB以內(nèi)無漏碼不做校準(zhǔn)靠架構(gòu)保證INLLSB與諧波性能強(qiáng)相關(guān)查表或多項(xiàng)式校準(zhǔn)這套手算做完你會發(fā)現(xiàn)靜態(tài)指標(biāo)對系統(tǒng)的影響其實(shí)分兩類失調(diào)和增益是可以通過校準(zhǔn)拉回來的而DNL和INL是ADC本身傳輸特性的固有不完美校起來麻煩得多。所以選型時如果DNL和INL不達(dá)標(biāo)別指望后期軟件補(bǔ)直接換方案。3. 動態(tài)指標(biāo)與四大架構(gòu)SNR、SFDR、ENOB之外架構(gòu)選型才是重頭戲3.1 SNR、SNDR、THD、SFDR、ENOB從頻譜圖上讀出真實(shí)性能動態(tài)性能指標(biāo)不是互相獨(dú)立的。SNR只算信號功率與噪聲功率的比值不考慮諧波SNDR把噪聲功率和諧波功率一起算THD是總諧波功率與信號功率之比SFDR只看最大那根諧波與信號的功率差ENOB則由SNDR換算而來關(guān)系是ENOB (SNDR - 1.76) / 6.02。這里最關(guān)鍵的一句話只有SNDR才代表有效精度。很多芯片標(biāo)稱SNR70dB但SNDR只有64dB因?yàn)槿沃C波把動態(tài)范圍吃掉了6個dB。如果你在鏈路預(yù)算里用SNR去折ENOB等樣機(jī)FFT實(shí)測出來發(fā)現(xiàn)噪底沒超但諧波超標(biāo)再回頭改芯片就晚了。我的習(xí)慣是規(guī)格書里優(yōu)先看SNDR和THDSNR只作為次要參考。讀頻譜圖也有固定套路。先找基波位置再找二倍頻、三倍頻處有沒有凸起的譜線最高那根諧波和基波的差就是SFDR。然后看噪底是平的還是明顯抬高的如果整個噪底都抬高說明DNL隨機(jī)抖動或者時鐘抖動貢獻(xiàn)大如果只是某個頻點(diǎn)凸起優(yōu)先查INL和時鐘雜散。PPT里的頻譜圖其實(shí)把每個指標(biāo)對應(yīng)到頻譜上的一根譜線或一片區(qū)域照著頻譜圖去理解定義比死記公式牢靠得多。3.2 Flash、SAR、Pipeline、Sigma-Delta四個架構(gòu)的邊界條件Flash也叫全并行ADC由2^N-1個比較器同時工作一個時鐘周期直接輸出N位結(jié)果。PPT里寫得很清楚比較器數(shù)量與精度呈指數(shù)關(guān)系所以常見Flash只有4~6位主要用在光纖通信、以太網(wǎng)互聯(lián)、硬盤讀取電路這類超高速但低精度的場景。它的優(yōu)點(diǎn)是一個周期完成轉(zhuǎn)換延遲極低缺點(diǎn)是功耗和面積隨位數(shù)指數(shù)爆炸。SAR逐次逼近ADC實(shí)現(xiàn)的是二進(jìn)制搜索算法。主流是電荷重分配結(jié)構(gòu)通過自舉開關(guān)采樣比較器逐位比較SAR邏輯控制DAC電容陣列下極板置位讓上極板電荷重新分配。我讀PPT里那五步流程時最需要理解的是第四步異步時鐘比較器工作狀態(tài)反過來控制自己的復(fù)位信號不需要外部高頻時鐘所以SAR的功耗能壓得很低。SAR的優(yōu)勢是集成度高、模擬模塊少目前可穿戴設(shè)備和大部分工業(yè)測量都在用分辨率做到12~16位采樣率從幾十kSPS到幾MSPS都很常見。Pipeline流水線ADC由采樣保持、多級子ADC、殘差放大器和數(shù)字編碼電路組成。每一級子ADC用低分辨率Flash做粗量化相減得到殘差后放大傳給下一級。它犧牲了延遲但換來高量化速率和中高分辨率適合幾百M(fèi)SPS到GSPS級別的通信中頻采樣。需要留意的是殘差放大器是核心它的建立精度直接影響INL和SFDR。Sigma-Delta走的是另一條路用遠(yuǎn)大于奈奎斯特頻率的采樣率把量化噪聲功率譜密度攤薄再通過噪聲整形把帶內(nèi)噪聲推到高頻。PPT里的NTF概念很關(guān)鍵——量化噪聲通過特定傳遞函數(shù)整形低通信號對應(yīng)的NTF設(shè)計(jì)成高通形式。Sigma-Delta通常用OSR表示過采樣比OSR Fs / (2 × BW)。它可以做到24位分辨率但帶寬有限音頻、精密傳感是主戰(zhàn)場。PPT后半段提到的混合架構(gòu)也值得注意SARSigma-Delta、Sigma-DeltaTDC這類組合正在把高精度和高速度往一起拉。架構(gòu)典型位寬典型速度功耗面積代表應(yīng)用Flash4~6位5GSPS很高很大光通信、以太網(wǎng)SAR10~16位100kSPS~10MSPS低小可穿戴、汽車、工業(yè)Pipeline8~16位50MSPS~1GSPS中高中通信中頻、雷達(dá)Sigma-Delta12~24位100kSPS~幾MSPS中中音頻、精密測量3.3 用應(yīng)用需求反推架構(gòu)醫(yī)療、通信、汽車電子各取所需PPT在應(yīng)用背景里列了生物醫(yī)療、可穿戴、通信、汽車電子、消費(fèi)電子幾大類這就是反推架構(gòu)的入口。我的選型順序是先定采樣率和分辨率再卡功耗預(yù)算最后看SFDR。可穿戴和便攜式醫(yī)療設(shè)備心率、血氧這類信號頻率低12~16位SAR幾乎是標(biāo)準(zhǔn)答案因?yàn)殡姵毓╇娨蟮凸腟AR是四個架構(gòu)里功耗最低的。腦電刺激和控制這類多導(dǎo)聯(lián)同步采樣場景SAR的通道串?dāng)_和同步采樣能力也得優(yōu)先確認(rèn)。通信和雷達(dá)就完全不同5G、WLAN、光通信里的中頻信號采樣需要Pipeline或高速SAR采樣率至少幾十MSPS以上而且這些場景里干擾多SFDR指標(biāo)往往比分辨率還關(guān)鍵。汽車電子和消費(fèi)電子則看具體功能環(huán)境監(jiān)控、安防攝像頭里做圖像處理芯片前端的Flash還有一席之地精密測量儀器則傾向Sigma-Delta或者高性能SAR。這里有一個常見誤區(qū)先定了架構(gòu)再去找需求比如覺得SAR功耗低就直接選結(jié)果輸入頻率跑到幾百kHzSAR的孔徑誤差反而讓信號失真。正確做法是先算出所需SNDR和輸入頻率再看抖動預(yù)算能不能支持最后才輪到架構(gòu)比拼。PPT的架構(gòu)章節(jié)順序其實(shí)已經(jīng)把這條路排好了。4. PLL與ADC的工程聯(lián)動采樣時鐘的抖動決定了位數(shù)上限4.1 PLL基礎(chǔ)鑒相器、環(huán)路濾波器、VCO以及為什么ADC需要它PLL在PPT里只給了框架性的描述實(shí)際它和ADC是深度綁定的。PLL由鑒相器、環(huán)路濾波器、壓控振蕩器和分頻器組成功能是讓內(nèi)部振蕩器輸出的相位和頻率鎖定到參考時鐘上輸出一個干凈的、頻率可控的時鐘。對ADC來說采樣時鐘邊緣的抖動會直接變成孔徑誤差等效于在輸入信號上疊加了一個時間噪聲。時鐘越臟ADC的動態(tài)性能越差。我一般會補(bǔ)充一個概念PLL的環(huán)路帶寬決定了它怎么分配噪聲。環(huán)路帶寬以內(nèi)的相位噪聲主要由參考時鐘和鑒相器貢獻(xiàn)帶寬以外主要由VCO貢獻(xiàn)。所以環(huán)路帶寬不是隨便調(diào)的——調(diào)寬了參考噪聲進(jìn)來得更多調(diào)窄了VCO的低頻噪聲又壓不住。做采樣時鐘時這個權(quán)衡要根據(jù)ADC的輸入頻率去算抖動預(yù)算不能只圖鎖相快。另外要分清PLL的兩種主要構(gòu)型。整數(shù)分頻PLL結(jié)構(gòu)簡單雜散容易控制小數(shù)分頻PLL可以做到更細(xì)的步進(jìn)但小數(shù)雜散比較難處理。如果ADC后面接的是高要求通信鏈路SFDR指標(biāo)又很緊張優(yōu)先選整數(shù)分頻或者帶雜散消除機(jī)制的小數(shù)分頻方案。4.2 孔徑抖動如何吃掉SNR一個可手算的預(yù)算表采樣時鐘抖動對SNR的限制可以用一個公式估算SNR_jitter(dB) -20log10(2π × f_in × t_jitter)。這個公式值得自己在Excel里拉一列。舉個例子輸入頻率100MHz、時鐘抖動1ps算出來SNR上限約64dB對應(yīng)ENOB約10.3位。同樣1ps抖動輸入頻率降到10MHzSNR上限變到84dB約13.7位。這意味著高速ADC對時鐘抖動極其敏感100MHz信號的單個ps級隨機(jī)抖動就已經(jīng)把有效位數(shù)壓在10位附近再高精度的ADC也發(fā)揮不出來。做時鐘樹設(shè)計(jì)時我會把總抖動預(yù)算切成三份1/3給PLL輸出時鐘自身的抖動1/3給PCB走線串?dāng)_和電源噪聲引入的附加抖動1/3給ADC時鐘輸入引腳處的裕量。先用公式算出總預(yù)算能支持目標(biāo)ENOB再倒推每一級允許的抖動上限逐個查時鐘芯片的數(shù)據(jù)手冊。輸入頻率抖動1ps抖動0.5ps抖動0.2ps1MHz104dB110dB118dB10MHz84dB90dB98dB100MHz64dB70dB78dB這張表自己算一遍你再看高速ADC評估板的時鐘電路就不會覺得那是玄學(xué)了。抖動預(yù)算不夠時第一反應(yīng)不是換更低抖動的PLL而是先查供電和走線有沒有引入額外噪聲——很多時候PLL本身不差是被地彈和串?dāng)_拖垮的。4.3 從PPT延伸到時鐘樹設(shè)計(jì)環(huán)路帶寬、地彈和電源噪聲環(huán)路帶寬是PLL設(shè)計(jì)的核心參數(shù)。做采樣時鐘時我一般建議環(huán)路帶寬取信號鏈路的1/10到1/20優(yōu)先保證相位噪聲和雜散鎖定時間往后放。如果產(chǎn)品需要頻繁切換頻率那再適當(dāng)放寬帶寬但要重新驗(yàn)證ADC的SNR沒有掉。地彈和電源噪聲是時鐘抖動隱藏最深的來源。ADC的AVDD和DVDD一定要隔離采樣時鐘走差分線并避開開關(guān)節(jié)點(diǎn)參考電壓的去耦電容要靠近引腳放置。還有一個容易被忽略的細(xì)節(jié)是時鐘信號跨層走線換層時沒有伴隨地孔回流路徑一變長抖動立刻漲好幾個ps。PPT的應(yīng)用背景段落點(diǎn)到了一些典型場景真正落地時這些PCB層面的問題往往比芯片選型花的時間更多。5. 避坑手冊讀ADC與PLL基礎(chǔ)PPT時最容易踩的五個坑5.1 現(xiàn)象THD超標(biāo)頻譜里三次諧波突出原因把INL當(dāng)DNL用只查碼寬和漏碼不知道INL累積曲線才是諧波的主要貢獻(xiàn)者。INL呈規(guī)律性彎曲時輸入信號越大轉(zhuǎn)換電平偏離越明顯諧波能量越集中。解決先抓INL曲線看它是有規(guī)律的拋物線還是階梯狀突變。如果是拋物線形狀的INL可以用多項(xiàng)式擬合做數(shù)字校準(zhǔn)如果是突變階梯大概率是DAC電容失配需要重新審視PCB layout或換更高INL指標(biāo)的芯片。排查順序是先看INL再看DNL最后查時鐘諧波這三步能定位大多數(shù)THD超標(biāo)問題。5.2 現(xiàn)象鏈路預(yù)算用SNR算ENOB樣機(jī)實(shí)測差一大截原因規(guī)格書里SNR好看但那是沒算諧波的定義。實(shí)際采樣鏈路里諧波功率不小計(jì)算ENOB必須用SNDR即SNR和THD的合力。解決讀完P(guān)PT后記住這條換算鏈SNDR 信號功率 / (噪聲功率 諧波功率)ENOB (SNDR - 1.76) / 6.02。規(guī)格書里如果只給SNR不給SNDR直接按典型SNDR比SNR低4~6dB來估寧可保守也不能樂觀。5.3 現(xiàn)象想做一個8位Flash ADC功耗和面積爆炸原因Flash的比較器數(shù)量是2^N-18位需要255個比較器和255個電阻分壓節(jié)點(diǎn)每個比較器都要有自己的前置放大、鎖存和編碼邏輯。面積和功耗隨位數(shù)指數(shù)上漲這也是PPT強(qiáng)調(diào)Flash常見只有4~6位的原因。解決超高速場景先限定位數(shù)4~6位夠用就選Flash位數(shù)要求過8位的超高速方案老老實(shí)實(shí)看Pipeline或者時間交織SAR不要一根筋在Flash上拉位數(shù)。5.4 現(xiàn)象Sigma-Delta帶寬算錯OSR取值偏小分辨率達(dá)不到預(yù)期原因OSR Fs / (2 × BW)很多人把BW誤當(dāng)成采樣率的一半導(dǎo)致OSR算大了一倍帶內(nèi)噪聲估算失準(zhǔn)。比如信號帶寬25kHz采樣率5MHzOSR不是5MHz/25kHz200而是5MHz/(2×25kHz)100差了一倍。解決先明確信號鏈路里真正的信號帶寬再算OSR。噪聲整形的階數(shù)越高OSR對帶內(nèi)噪聲的壓制越強(qiáng)但環(huán)路穩(wěn)定性越難做。PPT里提到一階、二階、高階調(diào)制器和MASH結(jié)構(gòu)選型時要看調(diào)制器階數(shù)和OSR能不能同時滿足你的帶寬和分辨率要求。5.5 現(xiàn)象PLL鎖定變快了ADC有效位數(shù)反而下降原因?yàn)榱丝s短鎖定時間把環(huán)路帶寬調(diào)寬結(jié)果參考時鐘的抖動和雜散通過環(huán)路濾波器直接傳給了VCO輸出采樣時鐘變得比原來更臟。這不是PLL壞了是環(huán)路帶寬和噪聲分配沒權(quán)衡好。解決用頻譜儀或示波器看時鐘信號的實(shí)際抖動用腳本來區(qū)分隨機(jī)抖動和周期抖動。如果是雜散主導(dǎo)考慮整數(shù)分頻方案或調(diào)整PLL電荷泵電流如果是隨機(jī)抖動主導(dǎo)把環(huán)路帶寬調(diào)窄再測一遍。每次調(diào)整后都重新跑ADC的FFT用SNDR的變化來驗(yàn)證。6. 把PPT變成自己的排查工具箱一張參數(shù)預(yù)算表走天下我的習(xí)慣是把這份PPT的內(nèi)容壓縮成一張A4預(yù)算表任何新項(xiàng)目先填這張表再去看芯片選型。表分四塊應(yīng)用需求、ADC指標(biāo)、架構(gòu)、時鐘。應(yīng)用需求欄填采樣率、信號帶寬、輸入頻率、分辨率要求、功耗預(yù)算、溫度范圍ADC指標(biāo)欄填SNDR、SFDR、DNL、INL、輸入范圍架構(gòu)欄直接寫由速度和精度二象限限定的候選類型時鐘欄填頻率、總抖動預(yù)算、PLL環(huán)路帶寬取向。填表順序很重要。先把應(yīng)用需求填死再從指標(biāo)欄里挑出三個關(guān)鍵項(xiàng)SNDR、SFDR、DNL/INL。SNDR決定有效位數(shù)SFDR決定帶內(nèi)干擾容忍度DNL/INL決定靜態(tài)精度。接著用第3章的架構(gòu)對比表淘汰候選架構(gòu)最后回頭算時鐘抖動。算完如果發(fā)現(xiàn)抖動預(yù)算小于1ps第一件事不是去找更低抖動的PLL而是檢查PCB布局、電源去耦和時鐘走線。驗(yàn)證方法上我建議搭一個最小FFT測試平臺信號源輸出單音信號ADC采樣后做相干采樣FFT讀出噪底和最大諧波反推SNDR和ENOB。這個流程和PPT里的頻譜圖一一對應(yīng)發(fā)現(xiàn)問題再回到靜態(tài)指標(biāo)圖看INL基本能定位到底是芯片本身的非線性還是時鐘和電源拖了后腿。從那以后我每次做信號鏈方案都強(qiáng)制走一遍這套流程先靜態(tài)后動態(tài)先算時鐘預(yù)算再談架構(gòu)翻車率確實(shí)降下來了。希望幫到你。本文還有配套的精品資源點(diǎn)擊獲取 ADC與PLL選型實(shí)戰(zhàn)：從靜態(tài)指標(biāo)到時鐘抖動
簡介這份PPT圍繞ADC與PLL兩大主題面向集成電路、嵌入式、通信方向的初學(xué)者與工程師系統(tǒng)梳理從模擬信號采集到時鐘同步的核心知識。內(nèi)容先介紹ADC在生物醫(yī)療、可穿戴、通信、汽車電子等領(lǐng)域的典型應(yīng)用再逐一講解增益誤差、失調(diào)誤差、DNL、INL等靜態(tài)指標(biāo)以及SNR、SNDR、THD、SFDR、ENOB等動態(tài)指標(biāo)隨后按Flash、Pipeline、SAR、Delta-Sigma主流架構(gòu)分析工作原理、關(guān)鍵電路與適用場景并結(jié)合結(jié)構(gòu)框圖、頻譜圖說明每種架構(gòu)的優(yōu)勢與局限。PLL部分說明鎖相、頻率同步與時鐘恢復(fù)功能介紹相位檢測器、低通濾波器和壓控振蕩器等組成以及鎖相時間、相位噪聲等指標(biāo)重點(diǎn)說明PLL如何為ADC提供高質(zhì)量采樣時鐘以提升轉(zhuǎn)換精度。文件包內(nèi)為1個pptx文件大小約8.22MB頁面包含大量圖示與工作流程適合邊看邊理解可作為課程學(xué)習(xí)或項(xiàng)目調(diào)研的入門參考。已有259人瀏覽學(xué)習(xí)。1. ADC與PLL基礎(chǔ)一份講透選型邏輯的PPT值不值得拆很多工程師選ADC時只盯有效位數(shù)卻不知道動態(tài)范圍、DNL、INL、時鐘抖動這些指標(biāo)才是系統(tǒng)能不能落地的關(guān)鍵。這份《ADC與PLL基礎(chǔ).pptx》沒有停留在晶體管級原理而是把ADC從應(yīng)用背景、性能指標(biāo)到四大架構(gòu)的邊界條件講了一遍順帶把PLL與采樣時鐘的聯(lián)動關(guān)系理清了。適合剛?cè)腴T信號鏈的硬件工程師也適合準(zhǔn)備方案評審、想快速建立選型框架的從業(yè)者。我拆完后的結(jié)論是這份PPT的看點(diǎn)在兩處——靜態(tài)指標(biāo)那張?zhí)匦郧€圖和四種ADC架構(gòu)的對比邏輯看懂這兩塊再去讀芯片手冊會比以前順很多。2. 先把靜態(tài)指標(biāo)吃透失調(diào)、增益、DNL與INL決定動態(tài)范圍2.1 失調(diào)誤差與增益誤差量化曲線平移和斜率偏差如何吃掉動態(tài)范圍PPT里那張?zhí)匦郧€圖把失調(diào)誤差和增益誤差畫得很直觀。失調(diào)誤差指的是實(shí)際量化曲線的第一個轉(zhuǎn)換電平偏離理想特性曲線的量圖里標(biāo)的是1.5LSB。別小看這1.5個LSB——它意味著所有量化臺階整體平移輸入信號在靠近滿量程的那一端還沒到理想轉(zhuǎn)換點(diǎn)就提前飽和了動態(tài)范圍被硬生生削掉一塊。增益誤差則是實(shí)際量化曲線的斜率相對理想斜率偏了0.8LSB體現(xiàn)為滿量程輸入時輸出碼到不了全1同樣把可用的動態(tài)范圍壓縮。在系統(tǒng)里的表現(xiàn)失調(diào)誤差最常見于單端信號鏈和傳感器前置放大。失調(diào)直接疊加在輸入直流電平上如果后面沒有校準(zhǔn)ADC采出來的直流分量就是偏的增益誤差則會讓滿量程標(biāo)定對不上實(shí)際FSR比理想FSR短一截。工程上處理方式通常是兩點(diǎn)校準(zhǔn)先用接近零端的參考電壓采一個點(diǎn)再用接近滿量程的參考電壓采第二個點(diǎn)算出斜率和截距然后在數(shù)字域做補(bǔ)償。這套邏輯在PPT里沒展開但你能從那張圖上直接推出來。這里要強(qiáng)調(diào)一個容易忽略的細(xì)節(jié)失調(diào)和增益誤差的校準(zhǔn)順序先校失調(diào)再校增益。原因是增益校準(zhǔn)時需要以零點(diǎn)為基準(zhǔn)如果失調(diào)沒消掉滿量程那個點(diǎn)本身就帶了偏差兩步校準(zhǔn)會互相污染。實(shí)際做標(biāo)定時先短路輸入端或者接已知共模電壓把失調(diào)寄存器的值調(diào)到輸出碼為0或中值碼然后再加標(biāo)準(zhǔn)滿量程信號調(diào)增益寄存器。我在現(xiàn)場調(diào)試時見過太多人順序反了結(jié)果兩個寄存器反復(fù)來回調(diào)整整折騰一下午。2.2 DNL與INL從碼寬偏差到漏碼、諧波和成品率DNL和INL是靜態(tài)指標(biāo)里最容易混淆的一對。DNL看的是單個數(shù)字碼的實(shí)際轉(zhuǎn)換寬度與理想臺階之間的差單位是LSBPPT里強(qiáng)調(diào)了DNL誤差小于±1LSB時可以保證無漏碼。所謂漏碼就是輸入電壓連續(xù)變化時對應(yīng)的數(shù)字輸出直接跳過某個碼。DNL為負(fù)且小于-1LSB時這個碼寬度為負(fù)物理上就表現(xiàn)為漏碼。漏碼對控制環(huán)路和測量系統(tǒng)是致命的——一個跳變的輸出碼會讓閉環(huán)系統(tǒng)誤判方向比如電機(jī)位置反饋里突然少了一個碼速度環(huán)就會抖一下。INL則是實(shí)際特性曲線相對理想特性曲線在水平方向的最大差值可以理解成所有DNL的累積結(jié)果。它反映的是整體轉(zhuǎn)換電平的偏離這個偏離一旦有規(guī)律就會在頻譜上變成諧波。讀這份PPT時我建議把這句話記下來DNL決定噪底INL決定諧波。后面排查動態(tài)指標(biāo)時非常有用。具體來說如果INL曲線像一條拋物線二次諧波會比較突出如果INL曲線呈現(xiàn)階梯狀突變高次諧波和雜散都會變大。反過來DNL如果呈現(xiàn)出隨機(jī)的小幅抖動它在頻譜上表現(xiàn)為噪底抬升不會產(chǎn)生明顯的單根譜線。靜態(tài)指標(biāo)拿到手之后怎么判斷能不能用我的習(xí)慣是先看DNL是否在±1LSB以內(nèi)這一步保證不漏碼再看INL的絕對值對于12位ADCINL最好不超過±2LSB否則高頻輸入下諧波會很可觀。PPT里那張失調(diào)誤差圖標(biāo)注了1.5LSB還標(biāo)了增益誤差0.8LSB其實(shí)已經(jīng)暗示了一個工程判斷這兩項(xiàng)指標(biāo)如果加起來超過1個LSB就必須在校準(zhǔn)鏈路里解決不能指望芯片自己扛。2.3 把靜態(tài)指標(biāo)換算成系統(tǒng)預(yù)算手算三步法讀靜態(tài)指標(biāo)不能只停留在概念理解要能換算成系統(tǒng)預(yù)算。我一般用三步手算簡單到拿手機(jī)計(jì)算器就能完成。第一步算LSB的物理電壓。公式是LSB Vref / 2^N。比如參考電壓2.5V、12位ADCLSB約等于0.61mV。這個值決定了你對失調(diào)和增益誤差的容忍度因?yàn)樗徐o態(tài)指標(biāo)最終都要折算成電壓或碼值。第二步把失調(diào)誤差折算成動態(tài)范圍損失。假設(shè)失調(diào)1.5LSB那就是約0.92mV。對滿量程2.5V來說可用范圍從0到2.499V損失比例約為0.037%換算成dB約0.003dB。單看這個數(shù)不大但如果失調(diào)是5LSB甚至10LSB損失就上升到0.2~0.5dB在高精度測量里已經(jīng)不能忽略。第三步把增益誤差折算成滿量程碼值偏差。12位滿碼是4095增益誤差0.8LSB相當(dāng)于輸出到不了4095最大只到4094.2左右滿量程精度損失約0.02%。對大多數(shù)工業(yè)應(yīng)用來說可接受但如果后面接的是精密稱重或者科研儀器0.02%的增益偏差直接變成測量誤差。靜態(tài)指標(biāo)典型單位判斷標(biāo)準(zhǔn)常見校準(zhǔn)對策失調(diào)誤差LSB越小越好通常要求1LSB數(shù)字域減直流偏置增益誤差LSB或%FSR通常要求1LSB兩點(diǎn)校準(zhǔn)數(shù)字乘系數(shù)DNLLSB±1LSB以內(nèi)無漏碼不做校準(zhǔn)靠架構(gòu)保證INLLSB與諧波性能強(qiáng)相關(guān)查表或多項(xiàng)式校準(zhǔn)這套手算做完你會發(fā)現(xiàn)靜態(tài)指標(biāo)對系統(tǒng)的影響其實(shí)分兩類失調(diào)和增益是可以通過校準(zhǔn)拉回來的而DNL和INL是ADC本身傳輸特性的固有不完美校起來麻煩得多。所以選型時如果DNL和INL不達(dá)標(biāo)別指望后期軟件補(bǔ)直接換方案。3. 動態(tài)指標(biāo)與四大架構(gòu)SNR、SFDR、ENOB之外架構(gòu)選型才是重頭戲3.1 SNR、SNDR、THD、SFDR、ENOB從頻譜圖上讀出真實(shí)性能動態(tài)性能指標(biāo)不是互相獨(dú)立的。SNR只算信號功率與噪聲功率的比值不考慮諧波SNDR把噪聲功率和諧波功率一起算THD是總諧波功率與信號功率之比SFDR只看最大那根諧波與信號的功率差ENOB則由SNDR換算而來關(guān)系是ENOB (SNDR - 1.76) / 6.02。這里最關(guān)鍵的一句話只有SNDR才代表有效精度。很多芯片標(biāo)稱SNR70dB但SNDR只有64dB因?yàn)槿沃C波把動態(tài)范圍吃掉了6個dB。如果你在鏈路預(yù)算里用SNR去折ENOB等樣機(jī)FFT實(shí)測出來發(fā)現(xiàn)噪底沒超但諧波超標(biāo)再回頭改芯片就晚了。我的習(xí)慣是規(guī)格書里優(yōu)先看SNDR和THDSNR只作為次要參考。讀頻譜圖也有固定套路。先找基波位置再找二倍頻、三倍頻處有沒有凸起的譜線最高那根諧波和基波的差就是SFDR。然后看噪底是平的還是明顯抬高的如果整個噪底都抬高說明DNL隨機(jī)抖動或者時鐘抖動貢獻(xiàn)大如果只是某個頻點(diǎn)凸起優(yōu)先查INL和時鐘雜散。PPT里的頻譜圖其實(shí)把每個指標(biāo)對應(yīng)到頻譜上的一根譜線或一片區(qū)域照著頻譜圖去理解定義比死記公式牢靠得多。3.2 Flash、SAR、Pipeline、Sigma-Delta四個架構(gòu)的邊界條件Flash也叫全并行ADC由2^N-1個比較器同時工作一個時鐘周期直接輸出N位結(jié)果。PPT里寫得很清楚比較器數(shù)量與精度呈指數(shù)關(guān)系所以常見Flash只有4~6位主要用在光纖通信、以太網(wǎng)互聯(lián)、硬盤讀取電路這類超高速但低精度的場景。它的優(yōu)點(diǎn)是一個周期完成轉(zhuǎn)換延遲極低缺點(diǎn)是功耗和面積隨位數(shù)指數(shù)爆炸。SAR逐次逼近ADC實(shí)現(xiàn)的是二進(jìn)制搜索算法。主流是電荷重分配結(jié)構(gòu)通過自舉開關(guān)采樣比較器逐位比較SAR邏輯控制DAC電容陣列下極板置位讓上極板電荷重新分配。我讀PPT里那五步流程時最需要理解的是第四步異步時鐘比較器工作狀態(tài)反過來控制自己的復(fù)位信號不需要外部高頻時鐘所以SAR的功耗能壓得很低。SAR的優(yōu)勢是集成度高、模擬模塊少目前可穿戴設(shè)備和大部分工業(yè)測量都在用分辨率做到12~16位采樣率從幾十kSPS到幾MSPS都很常見。Pipeline流水線ADC由采樣保持、多級子ADC、殘差放大器和數(shù)字編碼電路組成。每一級子ADC用低分辨率Flash做粗量化相減得到殘差后放大傳給下一級。它犧牲了延遲但換來高量化速率和中高分辨率適合幾百M(fèi)SPS到GSPS級別的通信中頻采樣。需要留意的是殘差放大器是核心它的建立精度直接影響INL和SFDR。Sigma-Delta走的是另一條路用遠(yuǎn)大于奈奎斯特頻率的采樣率把量化噪聲功率譜密度攤薄再通過噪聲整形把帶內(nèi)噪聲推到高頻。PPT里的NTF概念很關(guān)鍵——量化噪聲通過特定傳遞函數(shù)整形低通信號對應(yīng)的NTF設(shè)計(jì)成高通形式。Sigma-Delta通常用OSR表示過采樣比OSR Fs / (2 × BW)。它可以做到24位分辨率但帶寬有限音頻、精密傳感是主戰(zhàn)場。PPT后半段提到的混合架構(gòu)也值得注意SARSigma-Delta、Sigma-DeltaTDC這類組合正在把高精度和高速度往一起拉。架構(gòu)典型位寬典型速度功耗面積代表應(yīng)用Flash4~6位5GSPS很高很大光通信、以太網(wǎng)SAR10~16位100kSPS~10MSPS低小可穿戴、汽車、工業(yè)Pipeline8~16位50MSPS~1GSPS中高中通信中頻、雷達(dá)Sigma-Delta12~24位100kSPS~幾MSPS中中音頻、精密測量3.3 用應(yīng)用需求反推架構(gòu)醫(yī)療、通信、汽車電子各取所需PPT在應(yīng)用背景里列了生物醫(yī)療、可穿戴、通信、汽車電子、消費(fèi)電子幾大類這就是反推架構(gòu)的入口。我的選型順序是先定采樣率和分辨率再卡功耗預(yù)算最后看SFDR。可穿戴和便攜式醫(yī)療設(shè)備心率、血氧這類信號頻率低12~16位SAR幾乎是標(biāo)準(zhǔn)答案因?yàn)殡姵毓╇娨蟮凸腟AR是四個架構(gòu)里功耗最低的。腦電刺激和控制這類多導(dǎo)聯(lián)同步采樣場景SAR的通道串?dāng)_和同步采樣能力也得優(yōu)先確認(rèn)。通信和雷達(dá)就完全不同5G、WLAN、光通信里的中頻信號采樣需要Pipeline或高速SAR采樣率至少幾十MSPS以上而且這些場景里干擾多SFDR指標(biāo)往往比分辨率還關(guān)鍵。汽車電子和消費(fèi)電子則看具體功能環(huán)境監(jiān)控、安防攝像頭里做圖像處理芯片前端的Flash還有一席之地精密測量儀器則傾向Sigma-Delta或者高性能SAR。這里有一個常見誤區(qū)先定了架構(gòu)再去找需求比如覺得SAR功耗低就直接選結(jié)果輸入頻率跑到幾百kHzSAR的孔徑誤差反而讓信號失真。正確做法是先算出所需SNDR和輸入頻率再看抖動預(yù)算能不能支持最后才輪到架構(gòu)比拼。PPT的架構(gòu)章節(jié)順序其實(shí)已經(jīng)把這條路排好了。4. PLL與ADC的工程聯(lián)動采樣時鐘的抖動決定了位數(shù)上限4.1 PLL基礎(chǔ)鑒相器、環(huán)路濾波器、VCO以及為什么ADC需要它PLL在PPT里只給了框架性的描述實(shí)際它和ADC是深度綁定的。PLL由鑒相器、環(huán)路濾波器、壓控振蕩器和分頻器組成功能是讓內(nèi)部振蕩器輸出的相位和頻率鎖定到參考時鐘上輸出一個干凈的、頻率可控的時鐘。對ADC來說采樣時鐘邊緣的抖動會直接變成孔徑誤差等效于在輸入信號上疊加了一個時間噪聲。時鐘越臟ADC的動態(tài)性能越差。我一般會補(bǔ)充一個概念PLL的環(huán)路帶寬決定了它怎么分配噪聲。環(huán)路帶寬以內(nèi)的相位噪聲主要由參考時鐘和鑒相器貢獻(xiàn)帶寬以外主要由VCO貢獻(xiàn)。所以環(huán)路帶寬不是隨便調(diào)的——調(diào)寬了參考噪聲進(jìn)來得更多調(diào)窄了VCO的低頻噪聲又壓不住。做采樣時鐘時這個權(quán)衡要根據(jù)ADC的輸入頻率去算抖動預(yù)算不能只圖鎖相快。另外要分清PLL的兩種主要構(gòu)型。整數(shù)分頻PLL結(jié)構(gòu)簡單雜散容易控制小數(shù)分頻PLL可以做到更細(xì)的步進(jìn)但小數(shù)雜散比較難處理。如果ADC后面接的是高要求通信鏈路SFDR指標(biāo)又很緊張優(yōu)先選整數(shù)分頻或者帶雜散消除機(jī)制的小數(shù)分頻方案。4.2 孔徑抖動如何吃掉SNR一個可手算的預(yù)算表采樣時鐘抖動對SNR的限制可以用一個公式估算SNR_jitter(dB) -20log10(2π × f_in × t_jitter)。這個公式值得自己在Excel里拉一列。舉個例子輸入頻率100MHz、時鐘抖動1ps算出來SNR上限約64dB對應(yīng)ENOB約10.3位。同樣1ps抖動輸入頻率降到10MHzSNR上限變到84dB約13.7位。這意味著高速ADC對時鐘抖動極其敏感100MHz信號的單個ps級隨機(jī)抖動就已經(jīng)把有效位數(shù)壓在10位附近再高精度的ADC也發(fā)揮不出來。做時鐘樹設(shè)計(jì)時我會把總抖動預(yù)算切成三份1/3給PLL輸出時鐘自身的抖動1/3給PCB走線串?dāng)_和電源噪聲引入的附加抖動1/3給ADC時鐘輸入引腳處的裕量。先用公式算出總預(yù)算能支持目標(biāo)ENOB再倒推每一級允許的抖動上限逐個查時鐘芯片的數(shù)據(jù)手冊。輸入頻率抖動1ps抖動0.5ps抖動0.2ps1MHz104dB110dB118dB10MHz84dB90dB98dB100MHz64dB70dB78dB這張表自己算一遍你再看高速ADC評估板的時鐘電路就不會覺得那是玄學(xué)了。抖動預(yù)算不夠時第一反應(yīng)不是換更低抖動的PLL而是先查供電和走線有沒有引入額外噪聲——很多時候PLL本身不差是被地彈和串?dāng)_拖垮的。4.3 從PPT延伸到時鐘樹設(shè)計(jì)環(huán)路帶寬、地彈和電源噪聲環(huán)路帶寬是PLL設(shè)計(jì)的核心參數(shù)。做采樣時鐘時我一般建議環(huán)路帶寬取信號鏈路的1/10到1/20優(yōu)先保證相位噪聲和雜散鎖定時間往后放。如果產(chǎn)品需要頻繁切換頻率那再適當(dāng)放寬帶寬但要重新驗(yàn)證ADC的SNR沒有掉。地彈和電源噪聲是時鐘抖動隱藏最深的來源。ADC的AVDD和DVDD一定要隔離采樣時鐘走差分線并避開開關(guān)節(jié)點(diǎn)參考電壓的去耦電容要靠近引腳放置。還有一個容易被忽略的細(xì)節(jié)是時鐘信號跨層走線換層時沒有伴隨地孔回流路徑一變長抖動立刻漲好幾個ps。PPT的應(yīng)用背景段落點(diǎn)到了一些典型場景真正落地時這些PCB層面的問題往往比芯片選型花的時間更多。5. 避坑手冊讀ADC與PLL基礎(chǔ)PPT時最容易踩的五個坑5.1 現(xiàn)象THD超標(biāo)頻譜里三次諧波突出原因把INL當(dāng)DNL用只查碼寬和漏碼不知道INL累積曲線才是諧波的主要貢獻(xiàn)者。INL呈規(guī)律性彎曲時輸入信號越大轉(zhuǎn)換電平偏離越明顯諧波能量越集中。解決先抓INL曲線看它是有規(guī)律的拋物線還是階梯狀突變。如果是拋物線形狀的INL可以用多項(xiàng)式擬合做數(shù)字校準(zhǔn)如果是突變階梯大概率是DAC電容失配需要重新審視PCB layout或換更高INL指標(biāo)的芯片。排查順序是先看INL再看DNL最后查時鐘諧波這三步能定位大多數(shù)THD超標(biāo)問題。5.2 現(xiàn)象鏈路預(yù)算用SNR算ENOB樣機(jī)實(shí)測差一大截原因規(guī)格書里SNR好看但那是沒算諧波的定義。實(shí)際采樣鏈路里諧波功率不小計(jì)算ENOB必須用SNDR即SNR和THD的合力。解決讀完P(guān)PT后記住這條換算鏈SNDR 信號功率 / (噪聲功率 諧波功率)ENOB (SNDR - 1.76) / 6.02。規(guī)格書里如果只給SNR不給SNDR直接按典型SNDR比SNR低4~6dB來估寧可保守也不能樂觀。5.3 現(xiàn)象想做一個8位Flash ADC功耗和面積爆炸原因Flash的比較器數(shù)量是2^N-18位需要255個比較器和255個電阻分壓節(jié)點(diǎn)每個比較器都要有自己的前置放大、鎖存和編碼邏輯。面積和功耗隨位數(shù)指數(shù)上漲這也是PPT強(qiáng)調(diào)Flash常見只有4~6位的原因。解決超高速場景先限定位數(shù)4~6位夠用就選Flash位數(shù)要求過8位的超高速方案老老實(shí)實(shí)看Pipeline或者時間交織SAR不要一根筋在Flash上拉位數(shù)。5.4 現(xiàn)象Sigma-Delta帶寬算錯OSR取值偏小分辨率達(dá)不到預(yù)期原因OSR Fs / (2 × BW)很多人把BW誤當(dāng)成采樣率的一半導(dǎo)致OSR算大了一倍帶內(nèi)噪聲估算失準(zhǔn)。比如信號帶寬25kHz采樣率5MHzOSR不是5MHz/25kHz200而是5MHz/(2×25kHz)100差了一倍。解決先明確信號鏈路里真正的信號帶寬再算OSR。噪聲整形的階數(shù)越高OSR對帶內(nèi)噪聲的壓制越強(qiáng)但環(huán)路穩(wěn)定性越難做。PPT里提到一階、二階、高階調(diào)制器和MASH結(jié)構(gòu)選型時要看調(diào)制器階數(shù)和OSR能不能同時滿足你的帶寬和分辨率要求。5.5 現(xiàn)象PLL鎖定變快了ADC有效位數(shù)反而下降原因?yàn)榱丝s短鎖定時間把環(huán)路帶寬調(diào)寬結(jié)果參考時鐘的抖動和雜散通過環(huán)路濾波器直接傳給了VCO輸出采樣時鐘變得比原來更臟。這不是PLL壞了是環(huán)路帶寬和噪聲分配沒權(quán)衡好。解決用頻譜儀或示波器看時鐘信號的實(shí)際抖動用腳本來區(qū)分隨機(jī)抖動和周期抖動。如果是雜散主導(dǎo)考慮整數(shù)分頻方案或調(diào)整PLL電荷泵電流如果是隨機(jī)抖動主導(dǎo)把環(huán)路帶寬調(diào)窄再測一遍。每次調(diào)整后都重新跑ADC的FFT用SNDR的變化來驗(yàn)證。6. 把PPT變成自己的排查工具箱一張參數(shù)預(yù)算表走天下我的習(xí)慣是把這份PPT的內(nèi)容壓縮成一張A4預(yù)算表任何新項(xiàng)目先填這張表再去看芯片選型。表分四塊應(yīng)用需求、ADC指標(biāo)、架構(gòu)、時鐘。應(yīng)用需求欄填采樣率、信號帶寬、輸入頻率、分辨率要求、功耗預(yù)算、溫度范圍ADC指標(biāo)欄填SNDR、SFDR、DNL、INL、輸入范圍架構(gòu)欄直接寫由速度和精度二象限限定的候選類型時鐘欄填頻率、總抖動預(yù)算、PLL環(huán)路帶寬取向。填表順序很重要。先把應(yīng)用需求填死再從指標(biāo)欄里挑出三個關(guān)鍵項(xiàng)SNDR、SFDR、DNL/INL。SNDR決定有效位數(shù)SFDR決定帶內(nèi)干擾容忍度DNL/INL決定靜態(tài)精度。接著用第3章的架構(gòu)對比表淘汰候選架構(gòu)最后回頭算時鐘抖動。算完如果發(fā)現(xiàn)抖動預(yù)算小于1ps第一件事不是去找更低抖動的PLL而是檢查PCB布局、電源去耦和時鐘走線。驗(yàn)證方法上我建議搭一個最小FFT測試平臺信號源輸出單音信號ADC采樣后做相干采樣FFT讀出噪底和最大諧波反推SNDR和ENOB。這個流程和PPT里的頻譜圖一一對應(yīng)發(fā)現(xiàn)問題再回到靜態(tài)指標(biāo)圖看INL基本能定位到底是芯片本身的非線性還是時鐘和電源拖了后腿。從那以后我每次做信號鏈方案都強(qiáng)制走一遍這套流程先靜態(tài)后動態(tài)先算時鐘預(yù)算再談架構(gòu)翻車率確實(shí)降下來了。希望幫到你。本文還有配套的精品資源點(diǎn)擊獲取