相關(guān)閱讀AMBAhttps://blog.csdn.net/weixin_45791458/category_12800219.html?spm1001.2014.3001.5482簡介從1999年的AMBA2發(fā)布以來AHB協(xié)議中就存在數(shù)據(jù)選擇器如圖1所示的AHB2協(xié)議的總線互連。圖1 AHB2的總線互連這幅圖畫得比較粗糙其中沒有標出Master和Arbiter之間的HBUSREQ信號和HGRANT信號Slave和Master之間的HRESP信號和HRAEDY信號以及Decoder和Slave之間的HSEL信號圖2是重新繪制的一個更加詳細的結(jié)構(gòu)。圖2 詳細的AHB2的總線互連MUX1根據(jù)Arbiter給出的HMASTER信號將當前占用總線的Master的信號輸出給所有Slave它是純組合邏輯的。Decoder根據(jù)HADDR的高位地址進行譯碼產(chǎn)生相應的HSEL信號選擇相應的Slave它是純組合邏輯的。MUX2根據(jù)Decoder提供的HSEL信號將相應Slave的信號輸出給當前占用總線的Master但它不是純組合邏輯的。問題闡述為了簡單起見我們使用圖3所示的AHB-Lite說明問題試想一下如果MUX2是組合邏輯會問題圖3 AHB-Lite的總線互連因為AHB的流水線特性所以一次傳輸?shù)牡刂冯A段和數(shù)據(jù)階段是先后進行的如果出現(xiàn)連續(xù)訪問兩個Slave的情況前一次傳輸?shù)臄?shù)據(jù)階段應該和后一次傳輸?shù)牡刂冯A段重合如果MUX是純組合邏輯的則會出現(xiàn)傳輸失敗的情況如圖4所示此時Data(A)無法通過MUX傳回Master了因為此時Master發(fā)出的地址已經(jīng)改變該問題還會存在Slave和Master之間的HRESP信號和HRAEDY信號。圖4 連續(xù)訪問兩個Slave解決問題想必讀者也許已經(jīng)想到了只要在MUX中用寄存器保存選擇信號就可以解決問題。事實也確實如此圖5展示了MUX的詳細結(jié)構(gòu)。圖5 MUX的詳細結(jié)構(gòu)可以看出其中分為HREADY和HREADYOUT信號兩種這是為了解決在連續(xù)訪問兩個Slave時的問題。MUX輸出的HREADY信號提供給Master和Slave如果為低表示Master的下一次傳輸需要保持在地址階段即使Slave自身能夠響應下一次傳輸HREADYOUT信號為高也不能響應因為當前屬于其他Slave的傳輸尚未完成HREADY信號實際上與Slave輸出的HREADYOUT信號相關(guān)。代碼實現(xiàn)module AHB_Slave_Mux #( // Data Bus Width parameter DW32 ) ( input wire HCLK, // Clock input wire HRESETn, // Reset input wire HSEL0, // HSEL for AHB Slave #0 input wire HREADYOUT0, // HREADY for Slave connection #0 input wire HRESP0, // HRESP for slave connection #0 input wire [DW-1:0] HRDATA0, // HRDATA for slave connection #0 input wire HSEL1, // HSEL for AHB Slave #1 input wire HREADYOUT1, // HREADY for Slave connection #1 input wire HRESP1, // HRESP for slave connection #1 input wire [DW-1:0] HRDATA1, // HRDATA for slave connection #1 input wire HSEL2, // HSEL for AHB Slave #2 input wire HREADYOUT2, // HREADY for Slave connection #2 input wire HRESP2, // HRESP for slave connection #2 input wire [DW-1:0] HRDATA2, // HRDATA for slave connection #2 output wire HREADY, // HREADY to AHB master and AHB slaves output wire HRESP, // HRESP to AHB master output wire [DW-1:0] HRDATA // Read data to AHB master ); reg [2:0] reg_hsel; // Register selection control wire [2:0] nxt_hsel_reg; // next state for nxt_hsel_reg assign nxt_hsel_reg[0] HSEL0 ; assign nxt_hsel_reg[1] HSEL1 ; assign nxt_hsel_reg[2] HSEL2 ; // Registering MuxCtrl always (posedge HCLK or negedge HRESETn) begin if (~HRESETn) reg_hsel {3{1b0}}; else if (HREADY) reg_hsel nxt_hsel_reg; end assign HREADY ((~reg_hsel[0]) | HREADYOUT0) ((~reg_hsel[1]) | HREADYOUT1) ((~reg_hsel[2]) | HREADYOUT2) ; assign HRDATA ({DW{reg_hsel[0]}} HRDATA0) | ({DW{reg_hsel[1]}} HRDATA1) | ({DW{reg_hsel[2]}} HRDATA2) ; assign HRESP (reg_hsel[0] HRESP0 ) | (reg_hsel[1] HRESP1 ) | (reg_hsel[2] HRESP2 ) ;可以看出HREADY信號在之前被選擇的Slave輸出的HREADYOUT信號為低時才為低同時HRDATA信號和HRESP信號也是通過被寄存的HSEL信號進行選擇的。實際案例圖6所示的時序圖可以幫助讀者更好地理解。圖6 連續(xù)訪問兩個Slave且第一個Slave插入了等待圖6中的Sx.y表示slave x的第y個地址或?qū)ο鄳臄?shù)據(jù)Sx表示選中Slavex為簡便起見假設(shè)全程進行讀傳輸。在第三個時鐘上升沿后由于slave1還未準備好數(shù)據(jù)S1.4因此將HREADYOUT1信號拉低由于此時HSEL_reg保存選擇Slave1因此HREADY信號也被拉低在HREADY信號為低時HSEL_reg不會更新而是繼續(xù)保存選擇Slave1需要注意的是MUX是根據(jù)HSEL_reg選擇傳回的數(shù)據(jù)和相應信號的因此數(shù)據(jù)S1.4能正確地傳輸回Master。HREADY信號同時提供給了Slave2因為Slave1的傳輸尚未結(jié)束所以即使已經(jīng)是Slave2的地址階段了且HSEL選擇了Slave2Slave2的HREADYOUT2信號為高但不能進行響應因為HREADY為低。這導致了Slave1傳輸?shù)臄?shù)據(jù)階段和Slave2傳輸?shù)牡刂冯A段重合了兩個周期正常的流水應該是一個周期。